Лекция. Работа дешифратора, мультиплексора, полусумматора, сумматора

Цель занятия:

Дидактическая: изучить работу схемных ЛЭ ЭВМ: дешифратора, шифратора, полусумматора, сумматора.

Воспитательная: воспитывать интерес к будущей профессии.

План

1 Понятие комбинационного устройства. Схема дешифратора.

2 КС мультиплексора и демультиплексора

3 Комбинационные схемы полусумматора и сумматора

1 Понятие комбинационного устройства. Схема дешифратора.

Комбинационное устройство – это устройство с n входами и m выходами. Если КУ выполнено на базе идеальных, т.е. безинерционных элементов, то состояние его выходов однозначно определяется состоянием его входов в тот же момент времени.

Дешифратор – это комбинационное устройство, предназначенное для преобразования параллельного двоичного кода в унитарный, т.е. позиционный код. При подаче на вход дешифратора параллельного двоичного кода выходной сигнал появится только на том его выходе, номер которого соответствует десятичному эквиваленту входного двоичного кода. В зависимости от типа дешифратора, этот сигнал может иметь как уровень логической единицы (при этом на всех остальных выходах уровень логического 0), так и уровень логического 0 (при этом на всех остальных выходах уровень логической 1).

В условных обозначениях дешифраторов и шифраторов используются буквы DC и CD (от слов decoder и coder соответственно). Если количество двоичных разрядов дешифруемого кода обозначить через n, то число выходов дешифратора должно быть 2ⁿ. Если часть входных наборов не используется, то дешифратор называют неполным.

Функционирование дешифратора описывается системой логических уравнений составленных на основе таблицы истинности. Одноступенчатый дешифратор (линейный) – наиболее быстродействующий, но при значительной разрядности входного слова требует применения логических элементов с большим числом входов и сильно нагружает источники входных сигналов.

Рассмотрим пример построения двухразрядного дешифратора на основе базовых логических элементов, с помощью таблицы истинности (см. таблицу 1). Составим соответствующие логические уравнения для построения схемы дешифратора:

Таблица 1. Таблица истинности для двухразрядного дешифратора

Х2	Х1	Y0	Y1	Y2	Y3
0	0	1	0	0	0
0	1	0	1	0	0
1	0	0	0	1	0
1	1	0	0	0	1

Графическая схема дешифратора, реализующая полученные логические

уравнения, приведена на рисунке 1.

Рисунок 1 – Комбинационная схема двухразрядного дешифратора

Малоразрядные дешифраторы в виде ИС позволяют строить дешифраторы большей разрядности по пирамидальной или матричной структуре из отдельных линейных дешифраторов.

При этом входное слово делится на поля, разрядность которых соответствует числу входов имеющихся ИС дешифраторов. На рисунке 2 показано условное графическое обозначение трехразрядного дешифратора с прямыми выходами и двухразрядного линейных дешифраторов с инверсными выходами.

Рисунок 2 – УГО дешифраторов

2 КС мультиплексора и демультиплексора

Мультиплексор – комбинационное устройство, обеспечивающее коммутацию одного из входов на общий выход под управлением сигналов на адресных входах. Номер подключаемого входа равен числу (адресу), определяемому комбинацией логических уровней на адресных входах. Параллельные цифровые данные (D) с помощью мультиплексора преобразуются в последовательные информационные сигналы, которые передаются по одному проводу. Демультиплексор, наоборот, преобразует последовательные сигналы на входе в параллельные данные на выходе. Рассмотрим пример построения мультиплексора с четырьмя информационными (D) и двумя адресными шинами (X1 и X2) на основе базовых логических элементах, с помощью таблицы истинности (см. таблицу 2).

Таблица 2. Таблица истинности мультиплексора с двумя адресными шинами

Х2	Х1	Y
0	0	D0
0	1	D1
1	0	D2
1	1	D3

Графическая схема мультиплексора, реализующая полученные логические уравнения, приведена на рисунке 3,а. УГО мультиплексора показано на рисунке 3,б.

Рисунок 3 – Комбинационная схема мультиплексора и его УГО

3 Комбинационные схемы полусумматора и сумматора

Сумматор является простейшим цифровым устройством, предназначенным для сложения двух чисел, заданных в двоичном коде. Сложение производиться поразрядно – от младшего разряда к старшему. В каждом разряде необходимо найти сумму Si слагаемых Аi и Вi. и переноса из предыдущего разряда Pi-1.

По числу входов различают полусумматоры, одноразрядные сумматоры и многоразрядные сумматоры.

Полусумматорами называются устройства с двумя входами и двумя выходами, на которых вырабатываются сигналы суммы и переноса. В таблице 3 приведена таблица истинности полусумматора.

Таблица 3. Таблица истинности полусумматора.

Ai	Bi	Si	Ci+1
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

Составим соответствующие логические уравнения для построения схемы полусумматора: .

Графическая схема полусумматора с использованием базовых логических элементов, реализующая полученные логические уравнения, приведена на рисунке 4,а. УГО полусумматора показано на рисунке 4,б.

Рисунок 4 – Комбинационная схема полусумматора и его УГО

Комбинационная схема полусумматора с использованием логических элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и И, приведена на рисунке 5.

Рисунок 5 – Комбинационная схема полусумматора

Схема сумматора может быть реализована на двух полусумматорах, соединенных как указано на схеме рисунке 6.

Рисунок 6 – Схема сумматора

В зависимости от характера ввода-вывода кодов и организации переносов многоразрядные сумматоры бывают последовательного и параллельного принципа действия.

В последовательном сумматоре сложение кодов осуществляется, поразрядно начиная с младшего разряда с помощью комбинационного сумматора на три входа. Образующийся в данном разряде перенос Р_j+1 задерживается на время t_эд и

поступает на вход P_j сумматора в момент поступления следующего разряда слагаемых. Таким образом, последовательно разряд за разрядом производиться сложение кодов чисел. Схема последовательного сумматора приведена на рисунке7.

Рисунок 7 – Схема последовательного сумматора

Достоинством последовательного сумматора является простота аппаратурной реализации, а недостатком – достаточно большое время суммирования.

В параллельном сумматоре достигается более высокое быстродействие. Суммируемые коды поступают на входы сумматора одновременно по всем разрядам. Для этого в каждом разряде используется комбинационный сумматор на три входа, на выходах которого образуются значения суммы Sj данного разряда и переноса Pj+1 в старший разряд. В процессе распространения сигнала переноса устанавливается окончательное значение суммы в каждом разряде. Очевидно, что в течение этого времени на входах сумматора присутствуют сигналы Xi, Yi, соответствующие суммируемым кодам. Максимальное по времени суммирование получается в том случае, когда перенос, возникший в первом разряде, распространяется по всем разрядом (например, при сложении кодов 11..11 и 00..01). В параллельном сумматоре обычно применяются различные способы ускорения переноса (параллельный перенос, групповой и т. п.)

Контрольные вопросы

1 Что такое комбинационная схема?

2 Как работает схема двоичного дешифратора?

3 Что выполняет КС мультиплексора?

4 Что выполняет КС демультиплексора?

5 Что определяет число входных сигналов (входов) для схем, выполняющих суммирование двоичных разрядов?

6 Почему схема полусумматора получила такое название?

7 Какого типа действия бывают многоразрядные сумматоры? От чего зависит их реализация?

Литература

1        Д. Паттерсон, Дж. Хеннесси Архитектура компьютера и проектирование компьютерных систем. Классика Computers Science. 4-е изд.– СПб.: Питер, 2012. – 784с.: ил.

2        Таненбаум Э., Остин Т. Архитектура компьютера. 6-е изд. – СПб.: Питер, 2013. – 816с.: ил.

3        Жмакин А.П. Архитектура ЭВМ. – СПб.: БХВ – Петербург, 320с. /2008